- Titre
- SoC Yield Improvement - Using TMR Architectures for Manufacturing Defect Tolerance in Logic Cores
- Créateurs - sans rôle
- Julien Vial - Université de Montpellier, Laboratoire d'Informatique de Robotique et de Microélectronique de Mtp - LIRMMArnaud Virazel - Conception et Test de Systèmes MICroélectroniquesAlberto Bosio - Conception et Test de Systèmes MICroélectroniquesLuigi Dilillo - Conception et Test de Systèmes MICroélectroniquesPatrick Girard - Conception et Test de Systèmes MICroélectroniquesSerge Pravossoudovitch - Conception et Test de Systèmes MICroélectroniques
- Détails de publication
- International Journal On Advances in Systems and Measurements, Vol.3(1/2), pp.1-10
- Identifiants
- 99151669209311
- Unité académique
- Laboratoire d'Informatique de Robotique et de Microélectronique de Mtp - LIRMM
- Langue
- English
- Type de ressource
- Journal article
- Champs locaux
- lirmm-00553567
Article de revue
SoC Yield Improvement - Using TMR Architectures for Manufacturing Defect Tolerance in Logic Cores
International Journal On Advances in Systems and Measurements, Vol.3(1/2), pp.1-10
2010
Indicateurs
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