An Efficient BIST Architecture for Delay Faults in the Logic Cells of Symmetrical SRAM-Based FPGAs

Journal article

Peer reviewed

Patrick Girard, Serge Pravossoudovitch, Olivier Héron and Michel Renovell

Journal of Electronic Testing: : Theory and Applications, Vol.22(2), pp.161-172

04/2006

Abstract

FPGA

BIST

Delay Testing

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Title: An Efficient BIST Architecture for Delay Faults in the Logic Cells of Symmetrical SRAM-Based FPGAs
Creators - without role: Patrick Girard - Université de Montpellier
Serge Pravossoudovitch - Université de Montpellier
Olivier Héron - Université de Montpellier, Laboratoire d'Informatique de Robotique et de Microélectronique de Mtp - LIRMM
Michel Renovell - Université de Montpellier
Contributors - without role: V. Agrawal
Publication Details: Journal of Electronic Testing: : Theory and Applications, Vol.22(2), pp.161-172
Identifiers: 9943721709311
Academic Unit: Laboratoire d'Informatique de Robotique et de Microélectronique de Mtp - LIRMM
Language: English
Resource Type: Journal article
Local Fields: lirmm-00135456