Résumé
Les limitations des architectures de type Von Neumann deviennent de plus en plus importantes, en particulier en raison du goulot d'étranglement et des inefficacités énergétiques résultant des transferts fréquents de données entre les unités de mémoire et les cœurs de traitement. Par conséquent, la tendance est à l'adoption de paradigmes centrés sur les données, menant à de nouvelles approches architecturales et visant à minimiser les transferts des données et à améliorer l'efficacité du calcul.Dans ce contexte, deux approches notables — le Calcul en Mémoire (IMC) et le Calcul Proche de la Mémoire (NMC) — ont gagné en importance en raison de leur capacité à effectuer des tâches de traitement au sein de la matrice mémoire et/ou à sa périphérie. Ces approches atténuent le goulot d'étranglement de Von Neumann en réduisant la distance et l'énergie nécessaires pour déplacer les données entre les unités de mémoire et de traitement. Cependant, la susceptibilité de ces nouvelles architectures aux défauts de fabrication pose des défis significatifs en matière de test. Cette thèse aborde cette question en proposant d'abord des solutions de test et de conception pour une architecture IMC, puis en introduisant une nouvelle approche pour intégrer une solution de test intégré de mémoire (MBIST) exploitant les ressources de calcul déjà mises en œuvre dans une architecture NMC.Dans la catégorie IMC, les travaux de recherche sont menés sur un modèle mémoire complet 128x128 basé sur les cellules 8T SRAM de fonderie, développées sur un procédé FD-SOI de 28 nm. Cette thèse analyse le comportement des cellules IMC SRAM 8T en présence de défauts résistifs (ouverts et courts) injectés au niveau du port de lecture. Elle fournit une analyse détaillée de ces défauts, identifiant leur impact en mode mémoire et mode calcul, localement sur la cellule défectueuse et globalement sur la matrice mémoire. Les résultats expérimentaux montrent que le mode IMC offre une détection efficace des défauts résistifs. En se basant sur les informations extraites de cette analyse de défauts, un nouvel algorithme de test de type March est proposé. Cet algorithme permet d'atteindre une couverture complète des défauts potentiels du port de lecture, même dans les scénarios les plus défavorables. Cependant, l'exécution de l'algorithme de test proposé nécessite un accès global spécifique par colonne de mémoire, ce qui a conduit au développement d'une solution de conception pour la testabilité (DfT) qui adapte la fonction du décodeur d'adresses en intégrant les fonctionnalités nécessaires.Dans la catégorie NMC, la thèse présente une solution MBIST personnalisée et programmable basée sur une machine à états finis (FSM) qui exploite les ressources NMC existantes au sein de l'architecture C-SRAM (Computational-SRAM) développée par le CEA-LIST. En général, les architectures MBIST nécessitent du matériel supplémentaire pour intégrer des capacités d'auto-test dans une puce, permettant d’effectuer des tests complets sans recourir aux équipements de test externes. Cette thèse propose une solution MBIST personnalisée qui, au lieu d'ajouter du matériel dédié, exploite les capacités NMC pour effectuer des tâches clés du MBIST telles que la génération d'adresses et la comparaison de données.En résumé, cette thèse propose un nouvel algorithme de test et une solution de DfT pour les architectures IMC SRAM 8T, et propose une approche prometteuse pour intégrer une solution MBIST dans les architectures NMC. Par ailleurs, notre contribution a permis de mettre en évidence certaines des limitations associées aux tests des architectures émergentes, et par conséquent la nécessité de développer de nouvelles techniques de test rapide et efficace pour garantir le déploiement de ces paradigmes architecturaux.