Résumé
L’intelligence artificielle (IA) est de plus en plus intégrée aux systèmes spatiaux afin de permettre le traitement embarqué des données et la prise de décision autonome. Cette évolution s’inscrit dans le cadre plus large de l’Edge AI, où l’inférence est effectuée au plus près de la source de données afin de réduire la latence de communication et la consommation d’énergie. Les réseaux de neurones convolutifs (Convolutional Neural Network – CNN) sont particulièrement adaptés à des tâches telles que la classification d’images et la reconnaissance de formes. Cependant, leur processus d’inférence est très exigeant en calcul, ce qui rend son exécution difficile dans les contraintes strictes de puissance et de mémoire des équipements spatiaux. En outre, dans les missions spatiales, les dispositifs électroniques sont exposés aux radiations ionisantes, pouvant compromettre leur fiabilité. Par conséquent, l’exécution de l’inférence CNN à bord des plateformes spatiales nécessite des architectures capables d’assurer à la fois une computation efficace et un fonctionnement fiable sous irradiation. Le RISC-V est une architecture de jeu d’instructions (Instruction Set Architecture – ISA) ouverte et modulaire, qui permet de concevoir des processeurs adaptés à des besoins spécifiques. Le HArdened RISC-V System-on-Chip (HARV-SoC) a été développé comme un système sur puce (System-on-Chip – SoC) tolérant aux fautes et à faible consommation. Il intègre plusieurs techniques de tolérance aux fautes destinées à détecter et à atténuer les effets des radiations. Le HARV-SoC a été validé au moyen de plusieurs campagnes d’irradiation et est actuellement testé en orbite basse terrestre. Parmi les différentes extensions du RISC-V, l’extension vectorielle (RISC-V Vector Extension – RVV) permet d’exploiter le parallélisme au niveau des données (Data-Level Parallelism – DLP). Cette approche de vectorisation est particulièrement avantageuse pour accélérer l’inférence des CNN, car les opérations de convolution présentent des schémas réguliers et hautement parallélisables. Cette thèse étudie si l’utilisation de la vectorisation pour accélérer l’inférence des CNN influence la fiabilité des processeurs tolérants aux fautes dans des environnements radiatifs. Pour cela, une unité d’extension vectorielle (Vector Extension Unit – VEU) a été conçue et intégrée dans le HARV-SoC. Elle implémente un sous-ensemble de l’extension vectorielle RISC-V pour les systèmes embarqués (Zve32x). Afin d’accélérer l’inférence des CNN, un noyau de convolution vectorisé (vectorized convolution kernel) a été développé pour exploiter les instructions prises en charge par la VEU. La VEU développée a été évaluée au moyen de la synthèse et de bancs d’essai de performance. De plus, sa fiabilité a été caractérisée par des campagnes d’injection de fautes et des expérimentations d’irradiation. Les résultats ont montré que la vectorisation améliore l’efficacité de calcul pour l’inférence des CNN, atteignant une accélération allant jusqu’à 2,54 fois par rapport à la version scalaire. En termes de fiabilité, bien que la VEU augmente la surface sensible, elle a permis d’améliorer la métrique Mean Work To Failure (MWTF) sur l’ensemble des bancs d’essai analysés. Ces résultats montrent que la vectorisation peut être intégrée efficacement dans les processeurs RISC-V tolérants aux radiations afin d’accroître les performances sans dégrader la fiabilité. Cette thèse présente la première analyse expérimentale de l’impact de la vectorisation sur la fiabilité de l’inférence IA pour les systèmes embarqués, apportant de nouvelles perspectives sur l’Edge AI fiable et tolérant aux fautes.