Résumé
Les applications modernes des Circuits Intégrés (CI), telles que l'intelligence artificielle (IA) embarquée et l'Internet des objets (IoT), traitent et stockent de grandes quantités de données, ce qui amène les blocs de mémoire à représenter jusqu'à 90% des systèmes sur puce (SoC). Bien que la réduction de la taille des transistors à l'échelle nanométrique permette d'atteindre des densités de mémoire élevées, elle expose les mémoires à des défauts et à des problèmes de fiabilité. L'approche la plus prédominante pour tester la mémoire est le test fonctionnel, qui vérifie le bon fonctionnement de la mémoire via une série d'opérations de lecture et d'écriture. Les tests March sont parmi les algorithmes les plus connus pour tester fonctionnellement les architectures mémoire. Cependant, en raison du haut niveau d'abstraction des tests fonctionnels et de la complexité croissante des conceptions de circuits, y compris les nouvelles technologies de mémoire comme la MRAM et la RRAM, les tests fonctionnels ne suffisent pas pour garantir un taux optimal (proche de zero) de pièces défectueuses par million (DPPM) pour ces mémoires avancées.Pour répondre à ce problème, un changement de paradigme est proposé dans cette thèse, passant des tests fonctionnels aux tests structurels à l'aide de la méthodologie de test Cell-Aware (CA). Le test CA, initialement développé pour les tests des CI numériques, traite des défauts intra-cellules dans les cellules standard et a été proposé comme moyen de réduire les échecs de test non détectés, non liés aux interconnexions. Bien que le test CA ait été largement adopté pour les CI numériques, son application aux mémoires est proposée dans cette thèse pour la première fois.Cette thèse propose d'adapter la méthodologie de test CA aux tests de la SRAM. Une architecture mémoire de 4x4, utilisée comme étude de cas, est décrite au niveau des portes logiques, où chaque bloc mémoire est représenté comme un module au niveau des portes, conceptuellement similaire aux cellules standard des CI numériques. Ensuite, des modèles CA sont générés pour chaque composant de la mémoire, incluant la cellule SRAM, les décodeurs d'adresse, le pilote d'écriture et l'amplificateur de lecture. Les défauts situés dans certains modules peuvent provoquer des effets défectueux dans d'autres parties de la mémoire. Par conséquent, lorsque les défauts ne sont pas détectés au niveau du module, des modèles CA personnalisés sont proposés pour représenter les effets de couplage dans la mémoire.Un outil de génération automatique de vecteurs de test (ATPG) est utilisé pour générer des vecteurs de test ciblant la détection des défauts intra-cellules dans les modèles CA, ainsi que des fautes dans les interconnexions. Dans un premier temps, cette étape a été réalisée en considérant les fautes sur chaque module séparé et les résultats en termes de couverture de fautes et de complexité des tests sont présentés. De plus, une dernière exécution de l'ATPG, incluant les fautes dans l'ensemble de la mémoire 4x4, a été effectuée pour obtenir le nombre minimal de vecteurs de test nécessaires pour détecter toutes les fautes.De plus, nous comparons les techniques de test SRAM existantes aux résultats obtenus avec la méthodologie CA. La comparaison commence au niveau du module, en utilisant des tests March minimaux conçus pour détecter les défauts fonctionnels dans chaque composant de la mémoire. Une analyse quantitative de la couverture des défauts met en lumière l'efficacité de notre approche par rapport aux algorithmes March, notamment en ce qui concerne la complexité des tests.