- Titre
- Selective Gate Sizing for Delay/Power Performance Management
- Créateurs - sans rôle
- Séverine Cremoux - Université de Montpellier, Laboratoire d'Informatique de Robotique et de Microélectronique de Montpellier - LIRMMNadine Azemard - Conception et Test de Systèmes MICroélectroniquesDaniel Auvergne - Université de Montpellier, Laboratoire d'Informatique de Robotique et de Microélectronique de Montpellier - LIRMM
- Détails de publication
- International Workshop on Logic and Architecture Synthesis
- Colloque
- IWLAS: International Workshop on Logic and Architecture Synthesis (Grenoble, France, 16/12/1997–18/12/1997)
- Identifiants
- 9945303009311
- Unité académique
- Laboratoire d'Informatique de Robotique et de Microélectronique de Montpellier - LIRMM
- Langue
- English
- Type de ressource
- Conference proceeding
- Champs locaux
- lirmm-00241374
Acte de colloque
Selective Gate Sizing for Delay/Power Performance Management
International Workshop on Logic and Architecture Synthesis
IWLAS: International Workshop on Logic and Architecture Synthesis (Grenoble, France, 16/12/1997–18/12/1997)
1997
Indicateurs
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