Abstract
Manufacturing processes in the nanoscale era are less and less reliable thus leading to lower and lower yield. In this paper we investigate the usage of TMR architectures for logic cores to increase SoC yield.
- Title
- SoC Yield Improvement: Redundant Architectures to the Rescue
- Creators - without role
- Julien Vial - Université de Montpellier, Laboratoire d'Informatique de Robotique et de Microélectronique de Mtp - LIRMMAlberto Bosio - Conception et Test de Systèmes MICroélectroniquesPatrick Girard - Conception et Test de Systèmes MICroélectroniquesChristian Landrault - Université de Montpellier, Laboratoire d'Informatique de Robotique et de Microélectronique de Mtp - LIRMMSerge Pravossoudovitch - Conception et Test de Systèmes MICroélectroniquesArnaud Virazel - Conception et Test de Systèmes MICroélectroniques
- Conference
- ITC'2008: International Test Conference (Santa Clara, CA, United States, 26/10/2008–31/10/2008)
- Identifiers
- 9944156409311
- Academic Unit
- Laboratoire d'Informatique de Robotique et de Microélectronique de Mtp - LIRMM
- Language
- English
- Resource Type
- Conference poster
- Local Fields
- lirmm-00341799